반도체 기술 탐구: 차세대 패키지 기술 종합 3 - 기타기술

고밀도 FO-MCM 

 

FO-MCM(Multi-Chip Module)은 실리콘 인터포저 대신 Fan out WLP 기술을 사용한다. 즉 2개 이상 의 Die를 2~3㎛의 미세 선폭을 가진 재배선층으로 결합하고 나서 FO-MCM 기판을 더 큰 BGA 기판 에 장착한다. 2017년부터 TSMC 등에 의해 상용화됐다.

 

브리지 칩 대안 기술

 

Intel 이외에도 브리지 타입 인터포저 솔루션을 활용하려는 시도가 많다. TSMC, Amkor, SPIL 등이 관 련 기술을 공개했다.

 

Prismark에 따르면, EMIB를 포함한 실리콘 브리지 시장은 2025년에 6,000만개에 이를 전망이다.

 

SPIL의 FO-EB(Fan-out Embedded Bridge)는 FO-WLP 개념을 사용화되, 브리지 칩을 재배선층 내부에 통합하는 것이 특징이다. 즉 실리콘 브리지를 패키지 기판에 내장하는 것이 아니라 실리콘 브리 지 주변에 FO-WLP를 형성한다. 능동 Die를 FO-WLP의 재배선층에 실장하고, Die의 신호선을 내장 된 브리지로 연결한다. 다른 칩셋의 신호선은 FO-WLP의 맞은편에 연결한다.

 

Amkor는 자체 SWIFT(FO-MCM 접근법) 기술을 수정해 브리지 칩을 통합한다.

 

TSMC는 InFO(FO-WLP 기술) 패키지에서 파생된 새로운 기술들을 선보였고, 그 중 하나가 InFO_LSI 다. LSI는 ‘부분적 실리콘 상호연결(Local Silicon Interconnect)’을 의미하는데 SPIL이나 Amkor와 유 사한 개념이다.

 

다음 그림에서 TSMC의 이종 칩 통합을 위한 CoWoS-L 기술은 대역폭과 비용 효율성을 위해 실리콘 브리지와 재배선층을 사용한다. LSI 내 TSV 기술을 통해 능동, 수동 칩을 통합한다.

 

 

 

 

3D 패키지 기술

 

3D 패키지는 여러 Die를 TSV 등을 이용해 수직으로 적층하고 상호연결하는 방식이며, 2D나 2.5D 방 식에 비해 적은 전력과 적은 공간에서 더 나은 성능을 구현한다. 흔히 팬케이크(2D)와 크레페케이크 (3D)에 비유하곤 한다. 3D 통합 기술의 효시는 대면 상호연결에 성공한 2009년 Toshiba의 모바일 프로세서를 꼽는다. 물론 그 당시에는 TSV 기술이 없었다.

11년 후 2020년에 Intel이 3D Foveros 기술에 기반해 Lakefield 모바일 CPU를 생산하기 시작했다. Foveros도 능동 실리콘 인터포저 솔루션의 일종이고, 대면적 실리콘 인터포저보다 원가 부담이 줄어 들 수 있다. Foveros Lakefield는 3D Die 적층법을 사용해 10nm CPU와 22nm 칩셋 Die를 통합했으며, 기판에 연결하기 위해 하단 Die에 대면 적층과 TSV를 사용했다. 10nm CPU를 22nm Die에 부착하는데 구리 성분 마이크로범프가 사용됐고, 열 압착 결합 공정을 거쳤다.

 

 

Intel에 의하면 마이크로 범프 피치가 25~50㎛까지 축소될 수 있다. 마이크로범프 대면 접착이 고속 상호연결을 가능하게 한다. 이것이 하단 칩셋 Die까지 TSV를 적용한 3D-TSV의 첫번째 대량 응용 사례다. 하단 Die는 양면 인터 포저로서 기능한다. Foveros 기반 CPU는 삼성전자와 Lenovo 등의 노트북에 채용되고 있다.

 

Intel 이외에도 삼성전자, GlobalFoundries, TSMC 등도 3D-TSV 패키징 기술을 개발하고 있고, 곧 관련 제품이 생산될 예정이다. TSMC의 SoIC 기술은 칩과 웨이퍼간 또는 웨이퍼와 웨이퍼간 연결에 모두 활용할 수 있다.

 

 

 

출처: TSMC, 키움증권, Intel, TSE

 

뜨리스땅

 

 

 

https://tristanchoi.tistory.com/272?category=861489 

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