반도체 기술 탐구: 차세대 패키지 기술 종합 2(인터포저란 무엇인가?)

1. 인터포저의 정의

인터포저(Interposer)는 복수 칩 결합을 위해 사용되는 패키지 기술 중 하나로, 피치(Pitch) 차이가 큰 반도체 칩(Semiconductor Chip)과 기판(Substrate)를 전기적으로 연결하기 위해 삽입하는 배선을 포함하고 있는 층이다. 

 

반도체 성능이 높아지고 입출력(I/O) 신호를 반도체 내/외부간 주고 받기 위한 게이트 숫자가 늘어나면서 작은 면적에 많은 I/O(와이드 I/O)를 구현해야 하게 되었다. 반도체 내 전자 이동 속도를 높이기 위해 패키지 내 전극 길이도 최대한 줄여야 하기 때문이다.

 

원래 Wafer에 여러가지 공정을 거쳐 만들어진 반도체 Die를 어떤 기기나 시스템에 실장해 다른 칩⋅부품과 신호를 주고 받기 위해서는 서브스트레이트(Substrate)라고 불리는 기판이 필요하다. 이러한 기판으로 초록색 인쇄회로기판(PCB)이 주로 쓰였다.

 

하지만, 와이드 I/O를 구현하기 위해서는 PCB는 공정, 소재면에서 한계가 있다. 이러한 문제를 해결하기 위해 인터포저가 칩 다이(Die)와 서브스트레이트의 가교 역할을 한다.  

인터포저는 원래는 한 소켓 또는 다른 소켓으로의 연결 사이를 라우팅하는 전기 인터페이스를 지칭하는 범용적인 용어였으나, 최근에는 반도체 칩을 외부와 연결하는 전기 배선을 더 넓은 피치(Pitch: 배선 사이 간격)로 확장하거나 배선을 다른 피치의 배선으로 다시 라우팅하여 기판과 연결하는 목적으로 사용된다. Interposer는 "사이에 넣다"를 의미하는 라틴어 "interpōnere"에서 유래한 말이다.

인터포저(Interposer)는 직접회로(IC) 칩과 PCB(인쇄회로 기판) 상호 간의 회로 폭 차이를 완충시키는 역할을 한다. 최근 인터포저가 주목받는 이유는 고밀도로 집적된 HBM 때문이다.

 

인터포저는 IC 칩과 PCB 사이에 추가적으로 삽입하는 미세회로 기판이다. 중간 수준의 배선을 구현해 칩과 기판을 물리적으로 연결해준다.

 

즉, 로직이나 HBM과 같은 반도체는 입출력 단자(bump)가 촘촘히 배치되어 있으나, 이것이 다시 연결되어야 하는 PCB는 고성능 칩과 입출력 단자의 밀도가 약 20배 차이 난다. 즉 반도체 Die 수준에서 입출력을 외부와 연결하는 I/O 단자는 Bump로 연결되어 있지만, Substrate의 I/O 단자와 시스템의 Mother Board를 연결하는 BGA는 훨씬 크기 떄문에 인터포저와 같은 것이 필요하다.  

 

 

 

2. 인터포저의 주 사용처: HBM

 

사실 HBM은 패키지가 다 완료된 제품이 아닌, 반 정도만 패키지된 제품이다. HBM 메모리 반도체를 Logic 반도체와 결합하여 시스템(SiP: System in Package)을 만드는 시스템 업체에 이 HBM을 보내면 시스템 업체가 인터포저를 사용하여 아래 그림과 같은 구조로 자신의 로직 칩 옆에 HBM을 나란히 붙인 2.5D 패키지를 만든다. 이 패키지는 일종의 SiP(System in Package)이다.

 

HBM을 이용한 2.5D 패키지(ⓒ한올출판사)

 

HBM을 외부와 연결하는 핀은 20um 크기의 마이크로 범프(Micro Bump: 일반적인 Bump보다 크기가 작은 것)로 만들어진다.

 

시스템(SiP) 업체가 패키지 공정 시에 HBM과 로직 칩을 인터포저(Interposer)에 붙이고, 이 인포터저를 서브스트레이트에 직접 붙인다. HBM 1개당 마이크로 범프의 수는 보통 5천 개 수준이다. 로직 칩도 2만 개 정도의 마이크로 범프를 가진다. HBM이 4개 사용된다면, 패키지 내 마이크로 범프의 수는 4만 개 정도가 된다. 만약 20um 크기의 마이크로 범프 4만 개를 서브스트레이트에 바로 붙이려면 그 정도 크기와 숫자의 패드를 서브스트레이트로 만들어야 할 것이다.

 

하지만 일반적인 서브스트레이트 제조 공정에서는 쉽지 않은 일이다. 그리고 이 4만 개의 마이크로 범프는 대부분 로직 칩과 HBM이 상호 통신하는 데 사용된다. 실제 패키지 밖 시스템으로 나가는 신호는 대부분 로직 내에서 연산 처리된 신호들이다. 그러므로 인터포저에 금속 배선을 만들어 HBM과 로직 칩을 붙이고 그 안에서 대부분의 신호를 처리한 후 로직 칩에서 나갈 일부 신호를 인터포저와 연결된 TSV 배선을 통해 서브스트레이트로 보내면, 인터포저와 서브스트레이트 사이를 연결할 범프 수가 많지는 않다. 따라서 서브스트레이트 제작에 큰 어려움은 없다.

 

고성능 반도체는 추세적으로 높은 라우팅 밀도를 요구하고, 궁극적으로 5㎛ 이하 선폭이 목표다. 하지만 기존 PCB 기술로는 달성하기 어렵기 때문에 반도체 공정 기반의 인터포저를 대안으로 주목한다. 인터포저를 활용하면 5㎛ 이하 선폭을 구현할 수 있고, Intel의 2.5D 실리콘 인터포저는 1㎛ 이하 선폭을 지향한다. 현재 기술별 선폭은 FC-BGA가 8~10㎛, FO-MCM이 2~3 ㎛, 실리콘 인터포저가 0.4~1㎛, EMIB 등 브리지 칩이 2~3㎛ 수준이다

 

 

 

3. 인터포저 접근법

인터포저의 일반적인 접근법은
① Die와 Die간 라우팅을 위해 고밀도 재배선층을 결합한 다음,
② BGA 기판 내에서 다소 완화된 수준의 라우팅을 수행한다.

고밀도 재배선층을 가진 2.5D 실리콘 인터포저, FO-MCM 또는 EMIB가 Flip chip 형태로 더 큰 BGA 기판에 장착된다. 이러한 개념은 오랫동안 연구되다가 2017년이 돼서야 상용화됐고, 2.5D/실리콘 인터포저, 3D-TSV, FO-MCM, Intel EMIB 등으로 발전하고 있다.

연산, 그래픽 처리, AI, 네트워크 등 최신 응용처에서는 복수 칩 결합 패키지가 보편화되고 있다. 이유는 반도체의 성능과 원가가 지속적으로 개선될 것으로 본 ‘Moore의 법칙’이 약화되고 있기 때문이다. 즉, 반도체 성능 향상이 둔화되고 있는 반면에, 새로 운 세대 반도체의 원가는 매우 비싸다. 설계자들이 찾은 대안이 이종 칩 결합이다. 이종 칩 결합 기술에 기반하면, 프로세서를 메모리나 칩셋에 매 우 근접하게 최적의 형태로 연결할 수 있어 프로세서의 성능이 향상된다. 마찬가지로 복수 프로세서를 하 나의 패키지에 결합함으로써 전체 시스템의 성능도 향상된다.

4. 미세 패턴 솔루션 제공

모든 인터포저는 Die와 Die간 10,000개 이상의 연결을 가능하게 하는 미세 패턴 솔루션을 제공한다. 현재 GPU/CPU/ASIC 등과 메모리, 송수신기를 결합하는 패키지에 사용된다. Prismark에 의하면, 전체 인터포저 수요는 연간 웨이퍼 3만장 규모이고, 주로 실리콘 인터포저 형태다.

인터포저 수요는 2017년 첫해 100만개에서 2022년에는 700만개로 증가할 전망이다. 고성능 컴퓨팅 및 통신기기의 그래픽 프로세서 위주로 쓰일 것이다. 다만, 비싼 원가, 복잡한 조립 및 테스트, 제한된 인터포저 공급능력 등이 극복 과제다.

FO-MCM(Multi-Chip Module)은 Fan out WLP 기술을 기반으로 하는데, 2개 이상의 Die를 2~3㎛의 미세 선폭을 가진 재배선층으로 결합한다. FO-MCM 기판이 더 큰 BGA 기판에 장착된다. TSMC가 이미 상용화했다.

 

5. 인터포저 원가가 과제

원가 측면에서 본다면, TSV 공정을 포함한 수동 실리콘 인터포저 원가는 대략 ㎟당 5센트로 파악된다. 이러한 원가 부담을 안고 복수 Die 전체 크기에 해당하는 대면적 실리콘 인터포저를 수용할 제품은 많지 않을 것이다. CoWoS(Chip on Wafer on Substrate) 기술로 실리콘 인터포저 패키지 시장을 선도 하고 있는 TSMC도 저원가 대안 기술(CoWoS-L)로서 유기 재배선층 인터포저를 사용하는 방식을 선보였다. CoWoS-L은 부분적인 실리콘 인터포저를 유기 재배선층 인터포저에 통합하는 기술이다.

6. 2.5D 실리콘 인터포저

2.5D 실리콘 인터포저 방식은 프로세서와 메모리 등 Die를 Flip chip 형태로 고밀도 실리콘 인터포저에 부착한 다음, 실리콘 인터포저를 Flip chip 형태로 BGA 기판에 부착한다. 프로세서와 메모리, 기타 부품을 상호연결해 성능을 더욱 개선시키고자 하는 목적이다.

실리콘 인터포저는 여러 장점을 가지는데, 실리콘 생산라인에서 제조되기 때문에 메모리와 프로세서의 라우팅 밀도와 일치시킬 수 있고, 패키지 기판과 결합함에 있어 성능 저하가 없다. TSMC는 고밀도 캐패시터를 실리콘 인터포저에 통합해 성능을 개선시키려 시도하고 있다.

하지만, 원가가 분명한 단점이다. 원가를 극복하기 위해 능동 실리콘 인터포저를 사용하는 방법과 작은 실리콘 상호연결 브리지를 사용하는 방법 등이 고려되고 있다.

2.5D 패키지로 구현된 고성능 프로세서는 고성능 AI와 네트워킹을 위한 CPU, GPU, TPU 등이다. Xilinx가 처음 채택한 이후 Intel, AMD, Nvidia, Google, Broadcom, HiSilicon 등이 채택했다.

Nvidia의 GPU Tesla 시리즈가 대표적이다. TSMC의 7nm 공정과 CoWoS 패키지 기술에 의해 제조되고 있다. 이 구조에서 GPU와 6층으로 적층된 HBM2 메모리가 43x27㎜ 크기 실리콘 인터포저에 장착 된다. 실리콘 인터포저가 Die간 모든 상호연결을 담당하고, 실리콘관통전극(TSV; Through Silicon Via) 을 가지고 있어 패키지 기판까지 연결이 이루어진다.

FC-BGA 기판은 55x55㎜ 크기에 5-2-5층 구조로 돼 있다. 실리콘 인터포저와 메인 보드간 연결은 패키지 기판을 통해 이루어져야 한다. 이로 인해 전형적인 2.5D 실리콘 인터포저 패키지에서는 FCBGA가 더욱 완화된 선폭을 가지게 되고, 층수가 많아지며, 면적이 넓어진다.

실리콘 인터포저의 크기는 프로세서와 메모리 스택의 크기에 좌우된다. TSMC의 로드맵에 따르면 현재는 6층 메모리 스택 구조지만, 올해 8층 구조를 갖추고, 2023년에는 12층 메모리 스택과 3개 프로세 서를 수용하고자 한다. 이에 따라 실리콘 인터포저는 현재 1,760㎟에서 올해 중 2,600㎟로 커져야 하 고, FC-BGA는 55x55㎜에서 70x78㎜로 확대될 것이다.

 

7. 유기(Organic) 인터포저

실리콘 인터포저보다 원가가 싼 대안으로서 유기 인터포저를 사용하기도 한다. 유기 인터포저는 재배 선층이 복수 Die간 고밀도 상호연결을 담당하는 형태인데, 속도보다는 소형화에 초점을 맞춘다. 다만, 유기 재배선층이 실리콘과 같은 고밀도를 구현하기는 어렵다.

삼성전자가 대표적 사례다. 삼성전자 방식은 ① 임시 캐리어에 재배선층을 형성하고, ② Die를 마이크로범프로 재배선층에 부착한 다음, ③ 몰딩 컴파운드를 통해 Die를 고정시킨다. ④ 임시 캐리어를 떼어 내고 범프를 부착하고 나서 ⑤ 복수 Die 조립체를 FC-BGA 기판에 장착한다.

Shinko가 경쟁 기술(iTHOP RDL 인터포저)을 개발했는데, 먼저 재배선층 구조를 만들고, FC-BGA 기반에 장착한 다음에 Die 조립을 진행하는 방식이다.

8. AP용 인터포저는 저사양 FC-CSP

Application Processor용 인터포저는 저사양 FC-CSP에 해당한다. 삼성전자가 2017년 갤럭시 S8부터 인터포저를 채용함으로써 국내 생태계가 활성화됐다. AP 회로 밀도가 높아짐에 따라 AP와 FC-CSP 사이에 매개체로 쓰인다. 삼성전자가 웨이퍼, Glass, Substrate 소재 등 다방면으로 연구하다가 Substrate로 결론 내린 것으로 알려진다. 현재로서는 삼성전자에 국한된 시장이다. AP용 인터포저는 대체로 2~3층 저층 구조다 보니 High-end AP용 FC-CSP에 비해 판가는 20~30% 수준으로 추정된다.

심텍과 삼성전기가 공급을 주도하고 있다.

 

 

출처: 키움증권, Prismark, TSMC, 삼성전자, SK Hynix

뜨리스땅

 

 

 

https://tristanchoi.tistory.com/515

삼성전자와 SK하이닉스의 HBM 접근 방법

 

 

https://tristanchoi.tistory.com/511

반도체 기술 - HBM 공정 순서

 

 

https://tristanchoi.tistory.com/458

반도체 기술 탐구: SK Hynix의 HBM 패키징 기술, TSV와 MR-MUF

 

 

https://tristanchoi.tistory.com/477

반도체 기술 탐구: CoWoS와 InFO

 

 

https://tristanchoi.tistory.com/278

반도체 기술 탐구: 차세대 패키지 기술 종합 3 - 기타기술

 

 

https://tristanchoi.tistory.com/274

반도체 기술 탐구: 차세대 패키지 기술 종합 1 - EMIB

 

 

https://tristanchoi.tistory.com/279

반도체 기술 탐구: 반도체 패키지 시장 흐름 3 - FC BGA 대면적화

 

 

https://tristanchoi.tistory.com/272

반도체 기술 탐구: 반도체 패키지 시장 흐름 1

 

 

https://tristanchoi.tistory.com/275

반도체 기술 탐구: 반도체 패키지 시장 흐름 2

참고 동영상;

https://semiconductor.samsung.com/kr/foundry/advanced-package/

Advanced Package | 파운드리 | 삼성반도체

https://youtu.be/axfl9yYF9oA

https://youtu.be/JSbDtN_Wc70