반도체 기술 탐구: 반도체 패키지 공정 개요

1. 패키지 공정의 필요성

 

전공정에서 제작된 웨이퍼를 전자기기에 탑재 가능한 형태로 만드는 공정을 의 미한다. 반도체 칩 자체로는 어떤 역할도 할 수가 없다. 반도체가 제기능을 하기 위해서는 패키지 공정을 거쳐야만 ‘1) 전기적 연결, 2) 열 방출, 3) 물리적 보호’ 기능을 수행할 수 있다.

 

 

 

1) 전기적 연결: 반도체 칩이 정상적으로 작동하려면 결국 반도체 칩과 메인보드가 연결되어 전기적인 신호를 정확하게 입∙출력해야 한다. 하지만 칩(나노 단위) 과 메인보드(마이크로 단위)의 회로 폭 차이가 있다. 이런 회로 폭 차이를 완충 시키기 위해 패키지 기판을 매개체로 사용하여 칩과 메인보드 연결한다.

 

이를 위해 반도체 칩을 패키지 기판에 접착(다이본딩, Die Bonding)시킨다. 이후 금속선 연결(전기적인 신호를 확보하기 위한 본딩)을 통해서 외부와의 전기적 연 결이 가능한 통로를 만든다. 패키지와 메인보드 간 통로를 통해서 전원을 공급하고, 전기적인 신호를 주고 받으며 칩의 기능을 동작시킬 수 있다.

 

2) 열 방출: 반도체 칩은 작동하면서 열을 발생시킨다. 칩을 둘러싸고 있는 패키 지가 열을 방출하지 못하면 칩을 변형시키거나 제 기능을 못하게 할 수 있다. 열을 발산하기 위해 열전도율이 높은 패키지 재료를 사용한다. 또는 열 방출에 효과적인 구조를 설계하여 칩이 정상적으로 동작하게 한다. 반도체 제품의 속도가 빨라지고, 기능이 많아짐에 따라 패키지의 냉각 역할의 중요성은 점점 더 커지고 있다.

 

3) 물리적 보호: 반도체 칩은 실리콘(유리의 주 성분)으로 만들어져 물리적 충격에 잘 깨진다. 또한 전공정에서 수많은 공정을 거쳐 화학적 충격 또는 온도 변화에도 취약하다. 패키지 공정을 통해서 외부환경으로부터 칩을 보호할 수 있다.

 

반도체 패키지 구조는 연결 단계에 따라서 크게 3가지로 분류할 수 있다. 1차와 2차 레벨 패키지는 반도체 최종 제품을 만드는 단계로, OSAT 또는 반도체 생산 업체에서 진행된다. 3차 레벨 패키지는 마지막 단계로, 세트업체 또는 중간 조립 업체에서 반도체 최종 제품(패키지 또는 모듈)을 포함한 각종 부품을 납품 받아 완성품 및 주요 부품을 제조한다.

 

1) 0차 패키지: 웨이퍼에서 칩을 잘라내는 과정

2) 1차 패키지: 웨이퍼에서 잘라낸 단일 칩을 단품화하는 과정

3) 2차 패키지: 단품을 모듈에 실장하는 과정

4) 3차 패키지: 최종 제품(단품 또는 모듈/카드)을 메인 보드에 장착하는 과정

 

 

 

 

 

 

2. 패키지 공정의 개요

 

반도체를 단품화하는 개략적인 과정은 아래와 같다. 웨이퍼(동그란 모양을 가진 판)의 후면을 갈아 얇은 판으로 만든 후 반도체 칩으로 자른다. 개별 칩을 기판 위에 부착한 후에 본딩 공정을 통해서 개별 칩에 전기적 연결 통로는 만든다. 물리적/전기적/화학적 보호를 위해 몰딩 공정을 통해 칩에 플라스틱 재질의 물질을 씌운다.

 

이후 패키지 표면에 제조사 및 일련번호를 각인하고, PCB와 패키지의 전기적 연결을 위해 기판에 솔더볼(Solder Ball)을 부착한다. 마지막으로 반도체 기 판을 개별 패키지로 분리하면 우리가 흔히 아는 반도체 형태가 된다.

 

 

1) 백그라인드(Back Grind):

 

전공정에서 제작된 웨이퍼가 제조 공정 중에 파괴되는 것을 방지하기 위해, 웨이퍼는 상대적으로 두껍게(700-800 마이크로) 제조된다. 백그라인드는 두꺼운 웨이퍼를 패키지 특성에 맞게 얇게(20-80마이크로) 갈아내는 공정이다. 반도체 고집적화에 따라 여러 반도체 칩을 적층하기 위해 점점 더 얇은 두께가 요구되고 있다.

 

 

 

 

 

2) 웨이퍼 쏘우(Wafer Saw):

 

웨이퍼에 있는 수많은 다이를 개별 반도체 칩으로 분리시킨다.

 

 

 

 

3) 다이 어태치(Die Attach):

 

분리된 개별 반도체 칩을 기판(메인 PCB간 전기적 신호의 연결 통로의 역할) 틀에 고정시킨다.

 

 

 

4) 솔더볼 마운트(Solder Ball Mount):

 

솔더볼은 기판과 메인 PCB를 연결시키기 위해 패키지 기판 또는 칩에 솔더볼을 안착시키는 공정이다. 솔더볼을 통해 전기 적 신호를 전달 가능하게 한다.

 

 

 

 

5) 와이어/플립칩 본딩(Wire/Flip-Chip Bonding):

 

반도체 칩(기판 틀에 고정된) 과 기판을 전기적으로 연결하는 공정으로 와이어 또는 범프를 접착시키는 공정 이다. 전통적으로는 와이어를 통한 연결 방식을 사용했다. 하지만 최근에는 칩의 성능을 높이기 위해 범프를 활용한 플립칭 본딩 방식을 많이 사용한다. 더 많은 입∙출력 신호 통로를 만들 수 있고 전기적 특성이 우수해지기 때문이다.

 

 

 

 

6) 몰딩(Molding):

 

반도체 칩은 실리콘으로 만들어져 물리적 충격에 약하고 전 공정에서 화학적 처리를 거치며 온도 변화에도 민감하다. 이런 물리적/화학적 충 격으로부터 보호하기 위해 칩을 EMC(에폭시 몰딩 컴파운드, Epoxy Molding Compound)로 감싸주는 공정을 의미한다.

 

 

7) 마킹(Marking): 

 

완성된 IC 패키지 위에 반도체 제조사, 제품명 등을 기록하는 공정이다. 마킹된 정보를 통해서 불량으로 판명된 패키지의 불량 원인 등을 추적하는데 용이하다.

 

 

 

8) 싱귤레이션(Singulation): 

 

다이가 장착된 반도체 기판을 마더보드 또는 모듈에 실장 가능하도록 분리하는 공정이다. 비로소 한 개의 반도체 완성품 형태가 된다.

 

 

 

 

3. 패키지 기술 개발 방향

 

아래의 그림 반도체 패키지 기술의 개발 트렌드를 6가지로 정리한 것이다.

반도체 패키지는 그 역할을 잘할 수 있도록 기술이 발전해왔다. 열 방출의 역할을 잘하기 위해서 열전도도가 좋은 재료를 개발했고, 반도체 패키지 구조도 열 방출을 잘 할 수 있게 설계 및 제작되어 왔다.

 

 

고속 전기 신호전달(High Speed) 특성을 만족시킬 수 있는 반도체 패키지 기술 개발도 중요한 트렌드다. 만약 20Gbps 속도까지 나올 수 있는 칩/소자를 개발하였는데, 그것에 적용되는 반도체 패키지 기술이 2Gbps 속도만을 대응할 수 있다고 하면 결국 시스템에서 인지하는 반도체 제품의 속도는 20Gbps가 아닌 2Gbps이다. 

 

칩이 아무리 속도가 빠르다고 해도 시스템으로 나가는 전기적 연결 통로는 패키지에서 만들어지기 때문에 반도체 제품의 속도는 패키지에 큰 영향을 받는다. 그러므로 칩의 속도가 빨라졌다면 그에 대응하는 반도체 패키지도 빠른 속도가 구현되는 기술로 개발되어야 하는 것이다. 이러한 경향은 최근 인공지능 및 5G 무선통신 기술에서 더욱 도드라진다. 플립 칩(flip chip) 패키지 기술, 실리콘 관통 전극(TSV)을 이용한 패키지 기술 등이 모두 고속 특성을 위해 개발된 패키지 기술이다.

 

3차원 반도체 적층(stacking)기술은 반도체 패키지 기술 개발의 획기적으로 중요한 트렌드이다. 기존에 반도체 패키지는 하나의 칩 만을 패키지 하였지만, 이제는 한 패키지에 여러 개의 칩을 넣은 MCP(Multichip Package), SiP(System In Package)기술들이 개발되었다.

 

또 하나의 패키지 기술 개발 트렌드는 소형화이다. 반도체 제품들이 모바일뿐만 아니라 웨어러블(wearable) 로까지 적용 범위가 넓어지면서 소형화는 고객의 중요한 요구 사항이다. 그러므로 이를 만족시키기 위해서 패키지 크기를 줄이는 기술 개발이 많이 이루어져 왔다.

 

반도체 제품들은 점점 더 다양한 환경에서 사용되고 있다. 일상적인 환경에서뿐만 아니라, 열대 우림, 극지방, 심해에서도 사용되고 있고, 우주에서도 사용된다. 패키지의 기본 역할이 칩/소자의 보호(protection)이므로 이런 다양한 환경에서도 반도체 제품이 정상 동작할 수 있도록 신뢰성(Reliability)이 높은 패키지 기술이 개발되어야 한다.

 

동시에 반도체 패키지는 곧 최종 제품이므로, 원하는 기능을 잘 발휘하면서도 제조 비용까지 낮출 수 있는 기술개발이 중요하다.

 

 

반도체 패키지 기술 개발 트렌드를 6가지로 정리하였는데, 이렇게 반도체 패키지 기술 개발을 하게 만든 또 다른 구동력은 반도체 업계 전체의 기술 개발 트렌드 때문이었다. 위 그림은 그것을 표현한 것이다. 그림의 붉은색 선은 반도체 패키지가 조립 과정 중에 실장될 PCB 기판의 최소 패턴을 만들 수 있는 능력치(Feature size)를 나타낸 것이다. 초록색 선은 웨이퍼에서 최소 패턴을 만들 수 있는 능력치를 나타낸 것이다.

 

1970년대에는 PCB 기판과 웨이퍼의 최소 패턴을 만들 수 있는 능력치 차이가 크지 않았다. 그런데, 지금 웨이퍼의 경우에는 10nm 이하까지 양산, 개발하고 있는 단계이지만, PCB 기판은 100um대다. 차이가 크게 벌어진 것이다.

 

PCB 기판은 판넬(panel)형태로 제작되고, 원가 절감의 이슈 등으로 최소 패턴을 만드는 능력치가 많이 작아지지 않았다. 하지만 웨이퍼의 경우에는 포토 공정의 발달로 드라마틱하게 작아졌기 때문에 점점 차이가 벌어졌다. 문제는 반도체 패키지는 웨이퍼에서 잘린 칩을 단품화하여 PCB 기판에 실장하는 역할을 해야 하므로, PCB 기판과 웨이퍼의 차이를 보상해 주어야 한다는 것이다.

 

1970년대에는 능력치의 차이가 크지 않아서 DIP(Dual Inline Package), ZIP(Zigzag Inline Package) 등 PCB 기판에 있는 구멍에 반도체 패키지에 있는 리드(lead)를 삽입하여 실장하는 쓰루홀(Through hole) 기술을 반도체 패키지에 사용할 수 있었다.

 

하지만 차이가 점점 벌어져서 TSOP(Thin Small Outline Package) 같은 표면 실장형 패키지로 리드를 기판의 표면에 붙이는 표면 실장(Surface Mounting Technology:SMT) 기술을 사용해야 했다. 그 이후에도 솔더볼로 실장하는 BGA(Ball Grid Array), 플립 칩, 팬아웃(Fan out) WLCSP, 실리콘 관통 전극 같은 반도체 패키지 기술이 차례로 개발되어 벌어지는 웨이퍼와 기판의 차이를 보상해 주게 되었다.

 

 

3.1. 이종집적 기술

 

이종집적기술은 로직 및 메모리 반도체 등 다양한 이종 반도체 소자들을 하나의 패키지 안에 구현하는 기술이다. 패키지 간에 전기적 신호를 주고받는 것보다 패 키지 안에서 칩 간에 전기적 신호를 주고받을 수 있게 된다. 전기가 이동하는 거 리가 짧아지면서 전기 저항이 줄어들어 전력 효율이 향상된다.

 

최근에 새롭게 개발되는 기술은 아니다. 1970년대는 MCM(Multi-Chip Module), 1998년에는 SiP(System in Package)로 구현됐다. 현재 2.5D, 3D, TSV(Through Silicon Via) 등 다양한 기술을 접목하여, 독립적으로 생산된 여러 개의 칩을 하나의 패키지에 조립하고 있다.

 

현재 칩렛(Chiplet) 구조의 이종집적 기술이 주목을 받고있다. 기존에 한 개의 칩 (Monolithic)으로 만들던 것을 기능별로 쪼개서 독립적으로 생산한 여러 칩을 연 결∙조립하는 구조다. 반도체 성능 개선 및 수율 향상의 장점을 갖고 있다.

 

 

 

1) SiP(System in Package):

 

로직 칩과 메모리 칩을 하나의 패키지 안에 수평적으로 배열한 패키지 방식이다. 이종집적기술이 발전하며 2.5D, 3D, 3.5D 패키지 등 로직 칩과 메모리 칩을 하나의 패키지에 연결하는 기술이 개발됐다. 결국 이는 성능 고도화를 위한 더욱 발전된 형태의 SiP라고 생각해도 무방하다.

 

 

2) 2.5D Package:

 

로직 칩과 메모리 칩을 수평적으로 배열한 패키지 방식이다. 하지만 2.5D 패키지는 반도체 칩과 기판 사이에 인터포져(Interposer)라는 제2의 기판을 추가적으로 배치한다. I/O 밀도 차이가 커진 칩과 기판 사이의 배선 연결을 돕기 위해서다. 인터포저는 중간 수준의 배선을 구현하여 칩과 기판 사이의 물리적인 연결을 구현하고, 전기적인 신호 전달을 용이하게 한다.

 

 

3) 3D Package:

 

로직과 메모리를 포함한 여러 기능의 칩을 얇게 쌓아 올리는 패키지 방식이다. 칩을 수평이 아닌 수직으로 배열할 경우 전자의 이동거리가 더 짧아진다. 이에 전류 이동 속도를 향상시켜 데이터 전송 속도가 더 빨라진다.

 

 

 

4) 칩렛(Chiplet):

 

기존에 한 개의 대형 단일칩(Monolithic)에 구현되는 반도체 소자들(연산 소자, 메모리 소자, RF 기능 등)을 독립적으로 생산하여 이종칩들을 연결하는 방식이다. 과거 반도체 크기의 소형화 및 성능 개선을 위해 한 개의 반도체 위에 여러 시스템을 집적하는 SoC(System on Chip)가 주력을 이뤘다. 하지만 ‘1) 설계 난이도의 어려움, 2) 수율 악화’로 단일칩에 있는 기능을 별도의 칩으로 생산하여 연결하는 칩렛이 현재 주목을 받고 있다.

 

 

 

5) Monolithic 3D-IC:

 

기존 3D 패키지와 동일하게 반도체 소자를 수직으로 쌓는 구조를 갖고 있다. 하지만 기존 3D 패키지와 같이 독립적으로 생산된 칩을 물리적으로 연결하는 방식은 아니다. 독립적으로 생산된 칩을 연결∙조립하는 과정없이, 제조한 칩 위에 또 다른 반도체 소자를 반복적으로 수직배열하여 한 개의 칩(Monolithic)을 만드는 방식이다. 또한 3D 패키지 보다 더 많은 구멍(상단 칩과 하단 칩을 연결 통로)을 뚫을 수 있다. 현재 M3D(Monolithic 3D)공정은 개발 중에 있다. 현재 차세대 패키징 기술로 유력하다.

 

 

 

 

 

 

3.2. 3D 패키지 적층 기술

 

이종직접기술은 반도체 칩을 3D 적층하는 기술이 요구된다. 수평 배열이 아닌 수직 배열 적층을 통해서 면적을 최소화하고 반도체 성능을 향상시킬 수 있다. 3D 적층 기술은 어플리케이션의 특성에 맞게 패키지와 패키지를, 또는 칩과 칩 을 적층하는 방식으로 발전했다. 칩과 칩을 적층하는 방식에서도 칩과 웨이퍼 (C2W), 웨이퍼와 웨이퍼(W2W) 방법 등 다양한 3D 패키지 기술이 개발됐다.

 

전기적 연결 통로는 만드는 본딩 공정은 기존에 내부 칩과 외부와 전기적 통로를 만드는 역할을 했다. 하지만 3D 적층 기술이 개발되며 칩과 칩을 전기적으로 연결하는 기술도 함께 발전했다.

 

 

 

 

 

3.3. 본딩(전기적 연결 통로) 기술 변화

 

본딩(Bonding)은 반도체 칩과 기판을 접착하는 것을 의미하며, 칩과 외부와의 전 기적 연걸 신호를 만들어주는 과정이라고 생각하면 간단하다. 그래서 패키징 공정의 일부인 본딩을 거치지 못하면 전공정에서 만들어진 반도체 칩은 전기적 작동을 전혀할 수 없다.

 

1965년에 금속와이어를 활용하는 사용하는 와이어 본딩(Wire Bonding) 기술이 개발되어 현재도 사용되고 있다. 하지만 칩과 기판을 연결하는 금속배선의 길이 가 길어 전기적 특성이 좋지 않았고, 많은 공간을 차지하여 패키지 소형화에 어려움이 있었다. 이를 개선하기 위해 플립칩 본딩(Flip-Chip Bonding)과 TSV(Through Silicon Via) 기술로 발전됐다.

 

 

 

1) 플립칩 본딩(Flip-Chip Bonding):

 

기존에 사용하던 금속배선(와이어) 대신에 범프라는 금속 물질을 사용하여 전기적 연결 통로를 만든다. 플립칩 본딩은 칩의 본딩 패드에 범퍼를 바로 형성시켜 금속배선 대비 전자의 이동거리가 짧아져 전 기적 효율성이 좋아진다. 또한 범프의 크기가 작은 만큼 더 많은 범프를 접합시 킬 수 있다. 이는 I/O단자의 밀도를 높여 연결통로가 더 많아지는 것을 의미한다. 결국 한 번에 더 많은 데이터를 전송할 수 있는 장점이 있다.

 

 

 

2) TSV(Through Silicon Via):

 

3D 적층 기술에 요구되는 기술이다. 칩을 3D로 적 층할 때 와이어로 전기적 통로를 연결하게 되면 배선의 길이가 길고 부피를 많 이 차지한다. 이런 문제점을 해결하기 위해 칩에 미세한 구멍(Via)을 뚫어, 칩과 칩 또는 칩과 기판을 연결 가능하게 한다. 플립칩 본딩과 이름은 다르지만 와이 어본딩이 아닌 플립칩 본딩을 통해 칩을 3D로 적층하기 위한 기술이다.

 

 

 

 

3) 하이브리드 본딩(Hybrid Bonding, Bump-less):

 

최근에 사용하는 마이크로범 프(범프의 직경이 10-100㎛)가 작아지며 직경을 10-20㎛ 이하로 줄이는데 어려 움을 겪으며 개발된 기술이다. 기술 한계에 다다른 범프를 더이상 사용하지 않고 3D 적층하려는 반도체 칩에 구리패드를 형성하여, 각 칩의 구리패드를 직집 연결하여 전기적 연결통로는 만드는 방식이다.

 

 

출처: 신한투자증권, Xilinx, 삼성전자, SK Hynix, Mantra VLSI, Cadence, DARPA, IEEE, Intel, Siemens, ADT, Joenlih, Advotech, Oricus, Infotech, 엘비세미콘, Amkor, Coherent

 

 

뜨리스땅

 

 

 

https://tristanchoi.tistory.com/274

반도체 기술 탐구: 차세대 패키지 기술 종합 1 - EMIB